close menu

简化超高速数字系统中确定性延迟的设计

实现确定性延迟是当今许多系统设计中讨论的主题。过去,人们一直在努力提高数据传输速度和带宽。如今的应用则越来越重视确定性——即要求数据包在精确的、可重复的时间点传送。

本文将在设备的层面讨论确定性这一主题,以及如何设计超高速数据转换和信号处理系统以保证确定性延迟。

以下三个因素将决定确定性如何实现:

  1. 采取措施减少数字设计组件中发生的亚稳态事件
  2. 计算数字后端的延迟,确保多个数据链路通道之间(如HSSL)的数据对齐
  3. 优化时间延迟的余量,保证不会因为PVT的变化而出现意外的不确定性。

具体来说,我们将考虑亚稳态的影响和同步系统的方案,并介绍如何在模拟和数字信号处理域之间的接口上保持确定性。

管理超高速系统中数据转换器阵列的延迟的能力在复杂系统中非常重要,这些系统包括数字波束导向雷达、波束成形多载波通讯等。延迟会降低系统的性能。工程师的目标是将延迟控制在可知的范围内。

如今有两种流行的IC数据接口:无许可证的ESIstream和行业标准JESD204B(sub-classes 1和2)。这两种接口都被广泛应用于连接数据转换器和逻辑器件(LD)如FPGA和ASIC。两者都承诺确定性,但在具体的实现上有所不同。本文将阐述,考虑到优秀的灵活性、较低的开销和绝对延迟,ESIstream将是最佳的选择。

如要阅读全文,请单击链接下载我们的白皮书。

  • 联系我们

    请填写以下信息,立即获取业务帮助。
  • This field is for validation purposes and should be left unchanged.